台積電下一代芯片技術，大突破。

八月初，台積電攜手陽明交大團隊，成功開發出高效能的單層二硫化鉬（MoS2）頂閘極電晶體，有助突破摩爾定律極限，開啓「後硅」時代新契機。

業界指出，為了突破摩爾定律極限，半導體制程後續進入1納米以下時，探索新材料為必然的路徑，二硫化鉬成為備受矚目的新材料，預計在約1納米以下的0.7納米（A7製程） / CFET 時代導入。

包括應用材料、阿斯麥（ASML）、AIXTRON、ASM International及Lam Research等半導體設備巨頭都積極投入研發對應二硫化鉬新材料的設備與技術需求，透露其獲得重視的程度。

衆所周知，手機、電腦甚至未來的AI智慧裝置，都需要運算速度更快、耗電更低的半導體芯片。然而，傳統硅半導體技術，已逐漸逼近物理極限。

為此，全世界科學家都在尋找下一代半導體材料，而「二維半導體」因為薄到只有原子級厚度，被視為延續摩爾定律，讓芯片持續微縮與提升效能的重要關鍵。

在台灣當局支持下，陽明交大電子物理系、中研院應用科學研究中心教授張文豪團隊，攜手台積電Iuliana Radu博士團隊及陽明交大半導體工程學系教授李宗恩，針對二維半導體長期以來面臨的「界面問題」提出解決方案。

張文豪表示，未來二維半導體真正的競爭，不只是材料，而是界面工程。這項技術最大價值是建立可廣泛應用於不同二維半導體材料的平台技術。未來可望發展出更高速、更低功耗的電子元件，並與現有的半導體制程完美結合，為「後硅時代」的芯片技術奠定重要基礎，也再次展現台灣在次世代半導體領域的創新實力與國際競爭力。

以下為論文正文編譯，僅供參考：

利用外延界面工程實現的高跨導二硫化鉬頂柵晶體管

高跨導是場效應晶體管的一項關鍵性能指標，直接影響電壓增益、開關速度和帶寬。在二維場效應晶體管中，要實現高跨導，需要滿足等效氧化層厚度低、溝道長度縮小以及載流子遷移率保持不變這三個條件——而這三個因素很難同時進行優化。

通過集成高介電常數(high-k)介電層，可以實現較小的等效氧化層厚度(小於1 nm)，但這種縮放通常會引入與介電層相關的散射，從而降低遷移率並限制跨導。本文表明，通過外延界面工程方法，可在等效氧化層厚度約為1 nm的情況下，製備出單層二硫化鉬頂柵場效應晶體管，其高跨導值可達0.45 mS µm−1。我們在超高真空環境下直接在二硫化鉬上生長外延鋁膜，隨後進行原位低壓氧化，形成外延衍生氧化鋁界面層。該層支持氧化鉿的均勻集成，並抑制了介電誘導散射，從而實現了強柵極控制，且未出現明顯的遷移率下降。

具有高跨導(gm)的場效應晶體管(FET)是現代電子系統的基本組成單元。在模擬和射頻電路中，高跨導可實現大電壓增益和寬帶寬工作；而在數字邏輯中，它有助於實現快速開關和低功耗。二維(2D)材料，如過渡金屬二硫化物，由於其原子級厚度、高遷移率、靜電可控性以及與後端集成工藝的兼容性，是下一代晶體管的潛在平台。

然而，要在二維場效應晶體管(2D FET)中實現高gm，需要對三個相互依存的因素進行優化：短溝道長度、低等效氧化層厚度(EOT)以及高載流子遷移率。這種相互依賴關係可表示為：其中μ為載流子遷移率，COX為單位面積柵氧化層電容(與EOT或等效電容厚度(CET)成反比)，LG為溝道長度，VDS為漏極電壓。該關係表明，gm的提升取決於靜電縮放(通過增加COX)和短溝道設計(通過縮短LG)，同時也取決於保持較大的載流子遷移率μ。在二維場效應晶體管中，同時優化這三個參數是一個根本性的挑戰，特別是因為介電層縮放往往會通過界面和遠場散射效應導致遷移率下降。

最近的研究進展主要集中在縮小電極間距(EOT)上，以改善二維場效應晶體管(2D FET)的柵極控制。介電層集成面臨的困難源於二維材料表面缺乏懸空鍵，這阻礙了採用標準原子層沉積(ALD)法生長高介電常數(high-k)介電層時的成核過程，從而導致形成帶有針孔的多孔氧化層。目前已開發出表面預處理、改良型ALD、轉移介電層和界面種子層等技術，並報道了令人鼓舞的結果，其中包括使用金屬氧化物、有機分子晶體(PTCDA)和無機分子晶體(Sb₂O₃)作為種子層的情況。因此，在EOT ≃ 1.0 ± 0.1 nm的條件下，實現了近乎理想的亞閾值擺幅(SS)、高電流開/關比和低柵極泄漏。已探索了各種成核材料(包括硅、鍺、鉿、釓和鋁)，並利用硅成核層實現了小於1 nm的EOT。

然而，僅靠EOT還不足以保證高gm，特別是在短溝道器件中。二維溝道中的載流子遷移率對介電環境非常敏感。集成HfO2等高介電常數介電材料往往會導致遷移率大幅下降。這種退化源於界面結合力不足或陷阱態，而更根本的原因在於遠距離聲子散射——即高介電常數介質中的軟光學聲子模通過長程庫侖相互作用與二維通道中的載流子耦合。這導致了一種權衡：隨着EOT的縮放，遷移率會下降，從而限制gm，並最終影響器件性能。

在本文中，我們提出了一種柵極絕緣層集成策略，該策略既能實現低柵極層厚度(EOT)，又能保持較高的載流子遷移率。我們的方法是在超高真空(UHV)條件下，直接在二硫化鉬(MoS₂)上生長一層薄的外延鋁膜(~0.3 nm)，隨後通過原位低壓氧化形成一層亞納米級、高質量的Al₂O₃層。該層既可作為後續ALD沉積高介電常數HfO₂的種子層，又可作為界面緩衝層，以減輕介電誘導散射(如遠距離聲子散射和界面相關散射)。通過採用我們的外延界面工程方法，我們實現了約1nm的低EOT，以及約27 cm² V⁻¹ s⁻¹的可觀本徵載流子遷移率。我們製備了單層MoS₂場效應晶體管，其溝道長度約為100 nm，跨導為0.45 mS µm⁻¹。

在二硫化鉬上鋁籽晶層的外延生長

我們採用優化的室溫超高真空(UHV)電子束(e-beam)蒸發法，在化學氣相沉積(CVD)生長的單層MoS₂上沉積了薄的Al種子層(方法與補充圖1)。為了最大限度地減少對MoS₂的損傷，我們在低於10−9托爾的基礎預壓下，以70釐米的較長工作距離進行了蒸發。首先，我們在單層MoS₂上沉積了一層30nm厚的Al薄膜，並通過電子背散射衍射(EBSD)、高分辨率X射線衍射(XRD)方位角(Φ)掃描以及選區電子衍射(SAED)對晶體取向和外延關係進行了表徵。EBSD圖譜(圖1a、b)顯示，在10×10 µm²的區域內分佈均勻，表明形成了單晶Al(111)表面(補充圖2)。在SAED圖譜(圖1c)和高分辨率XRD方位角(Φ)掃描(圖1d)中，Al和MoS₂的衍射峯呈對齊分佈，進一步證實了Al(111) || MoS₂(0001)和Al[220] || MoS₂[1120]的外延關係。

在確認Al在MoS₂上的外延生長後，我們在MoS₂上沉積了亞納米級Al薄膜，隨後在另一個腔室中進行原位氧化，以形成氧化鋁層。原位低能電子衍射測量結果證實，從亞納米級覆蓋層到較厚薄膜，Al在MoS₂上的外延生長均得以保持(補充圖2)。基於高分辨率透射電子顯微鏡(TEM)和掠入射面內XRD(補充圖3和4)，我們發現這種外延生成的氧化鋁具有晶體結構，且在平面內存在取向對齊，而非完全非晶態氧化物。根據X射線光電子能譜(XPS)分析(補充圖5)，外延生成的氧化鋁的化學成分接近Al₂O₃。外延生成的 Al₂O₃的Al 2p核心能級光譜顯示出 Al–O 鍵的單峯，且未出現 Al–OH 鍵的信號，這證實了0.3nm厚的Al層已完全氧化，且未檢測到與氫氧化物相關的缺陷。如圖1e所示的原子力顯微鏡(AFM)分析結果表明，由0.3nm厚Al薄膜氧化而成的最薄Al₂O₃層具有原子級平整且無針孔的表面。

圖1f(補充圖6)顯示了氧化層厚度與名義Al厚度的關係。拉曼(圖1g)和光致發光(PL)(圖1h)測量結果表明，最薄的Al₂O₃層(~0.42 nm)對底層MoS₂的摻雜和應變效應可忽略不計，這與覆蓋有較厚AlO_x層的MoS₂中觀察到的強n型摻雜現象形成鮮明對比。通過分析器件特性(補充圖7)，進一步證實了最薄的Al₂O₃層對溝道摻雜的影響可忽略不計。對Al₂O₃封頂的MoS₂進行的XPS測量(圖1i)提供了證據，表明MoS₂在Al沉積及隨後的氧化過程中未發生反應性過程。這一點也體現在Al₂O₃去除後進行的PL測量也證實了這一點，其中PL強度和峯位均已恢復，表明Al在MoS₂上的外延生長及隨後的原位氧化對MoS₂造成的損傷較小。

外延生成的Al₂O₃和HfO₂/Al₂O₃疊層的介電特性

將源自MoS₂上0.3nm厚外延Al薄膜的、厚度小於1納米且無針孔的Al₂O₃層用作標準ALD法生長高介電常數介電層的種子層。圖2a–c展示了在單分子層MoS₂上，有無種子層條件下，通過ALD生長出的3nm厚HfO₂的表面形貌。作為對比，還展示了生長在低溫（150 ℃）ALD生長出的1nm厚AlOx種子層上的HfO₂（圖2b）。未使用種子層的HfO₂無法完全覆蓋 MoS₂ 表面，這歸因於MoS₂表面缺乏懸空鍵，導致優先形成島狀生長。當在通過外延法制備的Al₂O₃種子層上進行ALD生長時，HfO₂的覆蓋變得完整且均勻，表面粗糙度較低，Rq≈0.3 nm。我們進行了導電原子力顯微鏡（CAFM）測量，以檢測介電層堆棧的電流泄漏。在CAFM測量中，我們首先將單層MoS₂轉移到p+-Si襯底上，隨後在MoS₂上沉積介電層堆棧，以測量從探針到襯底的局部漏電流。圖2d–f展示了在1.5 V偏壓下的CAFM電流圖。未摻雜HfO₂的電流圖（圖2d）顯示了較高的漏電流，這是由於HfO₂在MoS₂上的覆蓋不完全所致。對於使用低溫ALD生長的AlOx的樣品，漏電流有所降低，但仍存在一些漏電點，這可能是由針孔造成的（圖2e）。降低ALD沉積溫度雖可促進前驅體在MoS2表面的吸附，但形成薄且無針孔的界面層仍具挑戰性。相比之下，使用外延生成的亞納米級Al₂O₃層時，漏電流降低了幾個數量級，且無漏電斑點（圖 2f），這表明ALD生長的HfO₂與亞納米級Al₂O₃結合形成了緻密且均勻的介電層堆棧。

圖1

基於CVD生長單層MoS2的雙柵場效應晶體管

為了研究其電學性質，我們製備了基於CVD生長單晶MoS₂單層的雙柵場效應晶體管（FET），其中頂柵堆棧由Al₂O₃/HfO₂/Pt組成，底柵則採用100 nm厚的SiN_x/p+-Si襯底。頂柵堆疊由單層MoS₂上厚度為0.42nm的外延生長Al₂O₃層、在250 ℃下通過ALD生長的一層HfO₂以及一層Pt接觸金屬層組成。我們採用了「Al₂O₃優先」工藝，以避免在接觸區和溝道區域殘留光刻膠（方法與補充圖8）。製備完成後，器件在形成氣中於400 ℃下進行1 min的低壓快速熱退火，以去除有機殘留物並提高介電強度。圖3a–c展示了雙柵場效應晶體管（FET）結構及所製備器件的光學圖像。

我們採用雙柵極測量法來測定頂柵堆棧的EOT。通過測量頂柵閾值電壓（VT,TG）隨背柵電壓（VBG）的變化，得到了頂柵（CTG）與背柵（CBG）之間的電容比（CTG/CBG）。圖3d顯示了在不同VBG值下測得的頂柵傳輸曲線（IDS−VTG）。不同HfO₂厚度下的完整傳輸曲線，以及從中提取的VT,TG隨VBG變化的曲線，見補充圖9中。通過對VT,TG–VBG關係進行線性擬合，我們可以從斜率確定CTG/CBG的電容比，進而根據已知的100 nm厚SiNx背柵（CBG）確定頂柵EOT。圖3e顯示了提取的頂柵EOT隨HfO₂厚度（tHfO₂）變化的曲線。頂柵EOT與tHfO₂呈線性關係，y軸截距為0.32 nm，這對應於0.42 nm Al₂O₃種子層所佔的EOT。

圖2

測得HfO₂和Al₂O₃種子層的相對介電常數分別為εHfO₂=13.3和εAl₂O₃=5.1。特別是，通過採用2.9nm厚的HfO₂/0.42nm厚的Al₂O₃柵極堆棧，我們實現了EOT≃1nm。我們還測量了柵極面積更大的場效應晶體管（FET）的頂柵電容（補充圖10）。所得的CET與測得的EOT一致。如此低的EOT很難通過傳統的ALD生長AlOx種子層來實現，因為這些種子層通常要厚得多，以防止因島狀優先生長而導致的電流泄漏。

圖3

隨後，我們考察了頂柵堆棧的擊穿特性。圖3f展示了不同HfO2厚度頂柵MoS2場效應管中，柵極漏電流密度JG隨頂柵電壓VTG變化的曲線。對於tHfO2=3.7和5.5 nm的器件，分別獲得了較大的擊穿電壓 Vbd 分別為 4.3 V 和 5.9 V，對應的擊穿電場(Ebd)高達Ebd > 10 MV cm⁻¹。對於tHfO₂=2.9 nm的器件，其仍能承受高達Vbd =2.65 V的電壓，此時 Ebd ≈ 8.0 MV cm⁻¹。高電場下的漏電流可用場輔助福勒-諾德海姆（F–N）隧穿模型很好地描述，JG ∼ E²q^(−β)/E，其中E 是柵極堆棧中的電場，q 是基本電荷，β 與有效勢壘高度和電子有效質量有關（圖 3g）。當 tHfO₂ 分別為 2.9 和 3.7 nm 時，JG 在低電場下偏離F–N 圖（JGE⁻² 対 E⁻¹）中直線的現象表明存在通過柵極堆棧的直接隧穿。儘管如此，當 EOT ≃ 1 nm 且 VTG = 1 V 時，器件的漏電流仍低於10−4 A cm−2，這一數值仍低於低待機功耗互補金屬氧化物半導體技術的要求（1.5 × 10−2 A cm−2）。

接下來，我們研究了EOT≃1 nm器件的頂柵開關特性。圖3h展示了EOT=1.07 nm的器件在VDS=0.1 V和VBG=0 V條件下工作的雙掃傳輸特性。該器件表現出106的開/關比，以及75 mV dec−1，且滯後效應可忽略不計（補充圖11顯示了與掃描速率相關的SS和滯後效應）。儘管該SS值高於層剝離MoS₂場效應晶體管所達到的60 mV dec−1的玻爾茲曼極限，但我們的SS值仍屬於CVD生長且EOT小於5 nm的MoS₂場效應晶體管中仍屬最高水平之一（補充表1）。

根據測得的SS值，我們按以下公式估算界面陷阱密度（Dit）：其中kB為玻爾茲曼常數，T為溫度，q為基本電荷。估算得到的 Dit ≃ 5 × 10¹² cm⁻² eV⁻¹，低於CVD生長MoS₂溝道典型的10¹³ cm⁻² eV⁻¹值。除了低SS外，傳輸曲線中較小的滯後寬度 ∆VH也表明邊界陷阱和界面電荷的密度較低。由於滯後寬度取決於介電層厚度和應力電壓掃描範圍，我們將滯後寬度∆VH 歸一化為電場因子 ∆VTG/tox，其中 ∆VTG 是 VTG 掃描範圍。我們得到歸一化滯後寬度 ∆VH = 4.5 mV MV−1，該值比典型高介電常數（高-κ）介電層堆棧（HfO2、Al2O3 和 ZrO2）小几個數量級，且與晶體 CaF2介電層相當，這表明外延生成的 Al2O3 具有良好的界面特性。我們還對EOT≃1 nm的器件陣列進行了測量（圖3i）。就閾值電壓（VT）、開關電壓（SS）和電流開/關比而言，這些器件的開關特性分佈範圍分別為−0.42 V 至 0.02 V、75 mV dec−1 至 110 mV dec−1 以及 105至 3 × 10⁶（補充圖 12 顯示了統計分佈）。在所有器件中，觀察到隨着 VT 降低，SS 呈增加趨勢。這種相關性表明，轉移誘導的界面殘留物在觀察到的器件間差異中起着重要作用。

短溝道頂柵場效應管及高介電常數柵極堆棧的基準測試

為了驗證我們的 HfO₂/Al₂O₃ 介質堆棧在短溝道頂柵集成中的性能，我們製備了柵長 LG ≃ 100 nm（補充圖 13）且 EOT ≃ 1 nm 的頂柵場效應管。圖 4a 展示了短溝道頂柵場效應管的示意圖。圖4b、c展示了Au接觸點和溝道區域附近的截面透射電子顯微鏡（TEM）圖像以及能量色散光譜（EDS）元素映射圖（補充圖14顯示了全範圍映射圖）。在金屬接觸點附近，2.9 nm厚的ALD-HfO₂介電層均勻且符合地沉積在金屬接觸點和帶有0.42 nm厚Al₂O₃界面層的MoS₂溝道上，並帶有0.42 nm的Al₂O₃界面層，這表明將溝道長度進一步縮小至10 nm以下仍是可行的。圖4d、e展示了典型器件的轉移特性和輸出特性，該器件的LG ≃ 100 nm，EOT ≃ 1 nm。在 VDS = 1 V 條件下，該器件的開/關比接近 10⁷，SS 為 90 mV dec−1（補充圖 15 顯示了統計分佈）。

這些器件還表現出約 30 mV V−1 的適度漏極誘導勢壘降低（補充圖16），這表明通過EOT縮放和原子級薄的二維溝道實現了良好的靜電控制。當VTG < 0.3 V時，器件表現出由漏極誘導柵極泄漏引起的關態電流（ITG < 1 nA µm−1），該現象可通過採用下重疊式頂柵結構來緩解。我們在 VTG = 1.2 V 時實現了峯值跨導 gm = 0.45 mS µm−1，基於 CVD 生長的單層 MoS₂通道，這屬於較高的 gm 值（補充圖 14 顯示了其統計分佈）。高 gm 源於在 MoS₂ 上外延生長 Al 所形成的高質量 Al₂O₃ 界面層，該層緩解了HfO₂ 高介電常數介質中的遠距離聲子散射以及與界面相關的散射，從而獲得了相當可觀的場效應遷移率μFE = 14 cm² V⁻¹ s⁻¹。輸出曲線顯示，在 VDS = 2 V 和 VTG = 1.5 V 時，導通狀態電流密度 ION = 0.45 mA/μm，其主要受接觸電阻限制（RC = 0.8 kΩ/μm，本徵載流子遷移率 μint = 27 cm²/V·s；補充圖 17）。

由於本研究中採用 Au 作為基準測試的接觸金屬，若採用半金屬接觸或通過接觸摻雜來降低 RC，ION 還可進一步提升至 ~1 mA µm−1。另一方面，對於在高 VDS 條件下工作的短溝道器件，漏極電流 IDS 預計也將受載流子飽和速度 vsat 的限制，而非低場遷移率。採用簡單的速度飽和模型IDS,sat ≈ WCOX(VTG − VT)vsat，可估算出載流子飽和速度約為 vsat ≈ 1.5 × 10⁶ cm s⁻¹，與文獻報道的單層二硫化鉬飽和遷移速率 Vsat數值一致。

圖4

目前已開發出多種技術，用於將低EOT介電層與MoS₂溝道集成到二維場效應晶體管（2D FET）中。其中尤為重要的是基於化學氣相沉積（CVD）生長MoS₂的技術，因為該技術具有實現晶圓級製造工藝的潛力。在圖5a中，我們針對柵極堆棧技術，以短程電場（SS）和電場穿透深度（EOT，或稱CET）為指標，與基於CVD生長MoS₂的最新一代二維場效應晶體管進行了對比。將MoS₂轉移到高介電常數介質上以形成背柵場效應管，可以保持良好的二維介質界面，從而實現低短路電阻和低柵極電位差（圖5a，空心符號）。然而，在MoS₂上集成低柵極電位差的頂柵堆棧則更為困難（圖5a，實心符號），這也是本研究的主要重點。

圖5

儘管已基於剝離的MoS₂溝道實現了具有近乎理想SS（~60 mV dec−1）的頂柵場效應晶體管，但將類似方法應用於化學氣相沉積（CVD）生長的MoS₂時，通常會因轉移過程產生的殘留物和本徵缺陷，導致SS較剝離樣品有所下降。採用先沉積種子層、隨後沉積ALD高介電常數介電層的方法，是實現EOT≃1.0±0.1 nm的最常見方法。因此，在沉積種子層時必須避免損傷單層MoS₂並引入界面陷阱。在CVD生長的MoS₂上使用分子晶體Sb₂O₃作為種子可獲得較低的EOT（SS≃73 mV·dec⁻¹），但可能存在熱穩定性方面的隱患。

近期關於使用0.3 nm Si種子層的研究也證實了EOT小於1 nm（SS≃80 mV·dec⁻¹）。早期關於通過熱蒸發或電子束蒸發²¹沉積的Al種子層的研究，由於在覆蓋率與厚度之間需要權衡，其厚度被限制在>1 nm，從而將EOT限制在~2 nm。此外，研究發現Al種子層會對MoS₂通道產生顯著的摻雜效應。相比之下，我們通過外延法制備的亞納米級Al₂O₃結合ALD法生成的HfO₂，可實現EOT≃1 nm且SS≃75 mV·dec⁻¹，這表明在超高真空（UHV）條件下生長的外延Al種子層及隨後的原位氧化對MoS₂的損傷較小，且不會引入嚴重的摻雜效應。用介電常數更高的摻雜HfO₂替代HfO₂，是進一步降低SS的可行方法。

在圖5b中，我們針對柵長LG和跨導gm，將我們的短溝道頂柵器件與其他二維場效應晶體管（2D FET）進行了對比分析詳細指標匯總於補充表2中。為了實現較高的gm，必須縮短LG、增大COX（即減小EOT）並保持較大的μFE。在短溝道器件中，常採用局部背柵結構配合縮小的EOT，以減少柵極漏電流。對於局部背柵器件，最大gm值為0.31 mS μm⁻¹，該值由柵長LG＝95 nm且EOT＝2 nm的器件實現。為了提高柵極可控性，還開發了頂柵、雙柵甚至全柵包圍結構。

然而，由於難以在短溝道區域集成低EOT柵極介電層，可達到的gm值仍然較低（通常＜0.15 mS µm−1）。為應對這一挑戰，雙柵極架構提供了一種有效的方法來提高 COX。通過採用釓摻雜的 AlOx 柵極介電層（雙柵極），其有效 COX 可達 4.56 µF cm⁻²（CET ≈ 0.75 nm），從而使 gm 值顯著提升至 0.32 mS µm⁻¹，且LG＝100 nm 時，gm 顯著提升至 0.32 mS µm−1。

相比之下，我們製備的器件在LG ≃ 100 nm 和EOT ≃ 1 nm 條件下，gm 甚至可達0.45 mS µm−1，這表明溝道遷移率並未出現顯著下降。外延生成的Al₂O₃層的主要作用是改善氧化物與二維材料的界面。首先，該層提供了高質量且結構均勻的界面，從而提高了後續HfO₂沉積的成核均勻性。這減少了界面無序、粗糙度和缺陷密度，進而提高了介電環境的均勻性，從而減輕了與界面相散射。其次，插入Al₂O₃層使溝道與高介電常數介電環境的直接相互作用解耦，衆所周知，在極端微縮的器件中，這種相互作用會降低溝道遷移率。換言之，Al₂O₃層還充當了界面緩衝層，改善了氧化物與二維材料的界面，從而減輕了柵極介電層引起的散射，包括遠距離聲子散射以及與氧化物與二維材料界面質量較差相關的界面散射。

結論

我們報道了通過使用源自外延鋁薄膜的亞納米級Al₂O₃種子層，在MoS₂晶體管上集成高介電常數頂柵介電層。這種外延衍生的Al₂O₃層具有均勻的覆蓋率、小於1 nm的厚度、原子級平坦的表面以及對底層MoS₂溝道的損傷極小。這使我們能夠在MoS₂溝道上構建HfO₂/Al₂O₃頂柵堆棧，其柵極氧化層厚度（EOT）為1 nm，短程閾值電壓（SS）較低且滯後效應可忽略不計，同時具有低漏電流和高擊穿場強。外延生成的Al₂O₃界面層還使LG ≃ 100 nm的器件峯值跨導高達 gm = 0.45 mS µm⁻¹。通過使用高介電常數（high-κ）的種子層或柵氧化層，應可將EOT進一步降低至1 nm以下，但由於高介電常數材料中介電誘導散射導致通道遷移率下降，EOT減小帶來的優勢可能會被抵消。因此，高質量且薄的異質外延生長Al₂O₃充當了界面緩衝層，以緩解高介電常數介質和劣質氧化物–二維材料界面導致的遷移率下降。

方法

單層單晶MoS2的CVD生長與轉移在具有三個加熱區的熱壁式三英寸爐管中，通過CVD法在c面藍寶石襯底⁵⁸上生長了晶圓級單層單晶MoS₂薄膜。前驅體為硫（S）粉末（≥99.5%，Alfa）和氧化鉬（MoO₃）粉末（≥99.5%，Aldrich）。硫（S）粉末放置在爐膛的上游（第I區，加熱溫度為135 °C）。MoO₃粉末放置在石英坩堝中（第II區，加熱溫度為720 °C），而2英寸藍寶石則放置在下游（第III區，加熱溫度為840 ℃）。整個過程在100標準立方厘米/分鐘的氬氣流下進行，生長壓力為30託。CVD生長完成後，單層MoS₂被轉移到100納米厚的SiNx/p+-Si襯底上。同樣的轉移方法也被用於將MoS₂轉移至p+-Si襯底上以進行XPS測量，或轉移至90 nm厚的SiO₂/p+-Si襯底上以進行光學光譜測量。

Al種子層的外延生長

採用超高壓電子束蒸發法，在室溫下於MoS₂上生長了Al種子層（補充圖1）。蒸發過程在較長的作業距離（~70 cm）下進行，基底預壓力小於10−9 託。採用較長的作業距離是為了避免在坩堝加熱過程中MoS2受到輻射加熱。採用0.1 Å s−1的低沉積速率，以確保鋁在MoS2表面沉積均勻且層薄。沉積過程中持續監測樣品台的溫度。在鋁沉積過程中，經過30秒沉積後，基板溫度保持在約23 ℃（補充圖1）。為了形成亞納米級氧化層，將樣品轉移至裝載鎖室，在300 torr的低壓下，使用O₂和N₂混合氣體或潔淨乾燥空氣進行30分鐘的溫和氧化，從而在MoS₂上形成均勻的氧化鋁層。MoS₂上最薄且無針孔的氧化鋁層厚度為0.42 nm，該層源自名義厚度為0.3 nm的Al種子層。名義Al厚度是根據沉積速率和時間確定的。

高介電常數材料的ALD沉積

在250 °C下，使用四(乙基甲基氨基)鉿和H₂O作為前驅體/氧化劑，在ALD反應器（Picosun R-200）中沉積了HfO₂介電層。沉積過程在100 mtorr的基壓下進行，並使用200 s.c.c.m.的氬氣作為載氣。四(乙基甲基氨基)鉿被加熱至90 °C。四(乙基甲基氨基)鉿和H₂O前驅體的脈衝/吹掃時間分別為300 ms/5 s和100 ms/5 s。

雙柵晶體管的製備

所有雙柵器件均採用了類似的製備工藝。我們採用了「Al₂O₃優先」工藝，以避免光刻膠殘留物附着在接觸區和溝道區域（補充圖4）。首先將CVD生長的MoS₂轉移到厚度為100 nm的SiNx/高摻雜Si襯底上，以形成背柵器件結構。隨後，利用聚甲基丙烯酸甲酯輔助轉移法，在MoS₂上沉積一層源自0.3 nm外延Al種子層的亞納米級Al₂O₃，該種子層通過超高真空電子束蒸發法沉積。採用光刻技術定義源極/漏極接觸區。將剝離型光刻膠（LOR1A）和光刻膠（AZ1505）旋塗在通過外延法制備的Al₂O₃表面上，隨後使用無掩模對準器（Heidelberg µMLA）進行源極/漏極圖案化。在顯影過程中，光刻膠顯影液（AZ300MIF）蝕刻掉了Al₂O₃層，留下無殘留的MoS₂接觸區。隨後，通過超高壓電子束蒸發沉積25 nm厚的Au，並進行剝離工藝，形成了接觸區。外延生成的 Al₂O₃ 界面層保留在 MoS₂ 溝道上，以實現高介電常數介電層的 ALD 沉積。HfO₂沉積完成後，採用光刻技術定義頂柵區域，隨後通過電子束蒸發沉積25 nm厚的Pt並進行剝離，以形成頂柵電極。最後，器件製備完成後，在400 °C的形成氣體中進行低壓快速熱退火，以去除有機殘留物。

短溝道晶體管的製備

對於短溝道晶體管，採用了一種以Al₂O₃為最後層工藝，以確保與電子束光刻技術的兼容性（補充圖8）。單層MoS₂的轉移過程遵循與上一節所述相同的步驟。源極和漏極電極使用電子束光刻系統（RAITH VOYAGER）進行圖案化，隨後通過超高真空（UHV）電子束蒸發法沉積Au。在按照上一節所述工藝完成接觸形成後，形成了外延生成的Al₂O₃界面層。隨後的柵極堆棧通過HfO₂的ALD沉積形成，隨後沉積一層符合性良好的TiN層，作為主要柵極金屬。鑑於電子束蒸發的定向性，選擇了ALD TiN薄膜以確保在溝道上實現符合性良好的覆蓋。隨後，通過超高真空電子束蒸發沉積了25 nm厚的Pt層，以增強柵極接觸，並作為柵極區域（與源極/漏極區域重疊部分）的硬掩模。最後，通過幹法刻蝕去除Pt柵極區域以外的TiN，從而完成器件的製造。

材料表徵

通過平面X射線衍射儀（Bruker D8 Discover）對Al、MoS₂和藍寶石之間的外延關係進行了表徵，該儀器配備Cu Kα X射線管（λ＝1.54 Å，40 kV和40 mA）和非共面X射線探測器臂。首先在面內掠入射衍射模式下進行θ–2θ掃描，以識別垂直於Al/MoS₂/藍寶石樣品表面的Al(110)、MoS₂(1010)和Al₂O₃(1120)衍射晶面。隨後，針對這些晶面進行了XRD Φ掃描，掃描範圍為−90°至90°，步長為0.1°，以確定Al、MoS₂和藍寶石的晶向。Al與MoS₂之間的外延關係通過SAED技術，並採用加速電壓為200 kV的場發射透射電子顯微鏡（JEOL F200）進行分析。XPS測量在ULVAC XPS系統（PHI 5000 Versa Probe III）中進行，採用單色Al Kα源（hν＝1,486.6 eV），功率為25 W，加速電壓為15 kV，光斑尺寸為100 µm。通過聚甲基丙烯酸甲酯輔助轉移法，將CVD生長的單層MoS₂轉移到高摻雜Si襯底上，以進行XPS測量。使用Park AFM系統（NX10）進行了AFM和CAFM測量，以表徵生長在MoS₂上的介電層的地形和電流泄漏。

電學測量

雙柵器件的電學測量和C–V特性分析是使用半導體參數分析儀（Keysight B1500A）配合高真空探針台（Lake shore CRX-4k）在四端子配置下進行的，基壓約為10−6託。

光學測量

光致發光（PL）和拉曼光譜均由一台定製的光學顯微鏡在背散射配置下進行測量。採用532 nm固態激光器作為激發光源。激光通過100倍物鏡（數值孔徑為0.9）聚焦到樣品上。熒光和拉曼信號由同一物鏡收集，經0.75 m單色儀分析，並由液氮冷卻的電荷耦合器件（CCD）相機檢測。